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Filtrage en boucle dans la norme HEVC émergente
De l'analyse des performances à la mise en oeuvre de la conception matérielle
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Ce livre propose la conception et l'architecture d'un filtre de déblocage (DBF) qui supprime les artefacts de blocage dans le nouveau codage vidéo à haute efficacité (HEVC). Le DBF du HEVC utilise deux types de filtres, le filtre normal et le filtre fort. L'architecture des deux modes de filtrage est proposée dans cet ouvrage. Les mémoires distribuées et les deux chemins de données augmentent le parallélisme et rendent l'architecture plus efficace. L'architecture proposée a d'abord été implémentée dans MATLAB 2013®, puis décrite en Verilog dans MODELSIM 10.2c® et enfin synthétisée dans Xilinx ISE Design Suite 14.5®. L'architecture proposée est décrite par Verilog et implémentée sur FPGA. L'architecture peut réaliser en temps réel le calcul de vidéos 4k UHD à 30fps en utilisant 46,65 millions d'horloges. Le nombre total de portes équivalentes de l'architecture proposée est de 11,4K pour l'implémentation sur carte Virtex-4 et de 46K pour la carte Virtex-5.
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